*CN103107074A*
(10)申请公布号(10)申请公布号 CN 103107074 A(43)申请公布日 2013.05.15
(12)发明专利申请
(21)申请号 201110357958.2(22)申请日 2011.11.11
(71)申请人中芯国际集成电路制造（上海）有限
公司
地址201203 上海市浦东新区张江路18号(72)发明人倪景华 李凤莲
(74)专利代理机构北京集佳知识产权代理有限
公司 11227
代理人骆苏华(51)Int.Cl.
H01L 21/28(2006.01)H01L 21/8238(2006.01)H01L 21/336(2006.01)
权利要求书1页 说明书7页 附图6页权利要求书1页 说明书7页 附图6页
(54)发明名称
一种金属栅极的形成方法(57)摘要
一种金属栅极的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区；在所述半导体衬底上形成掺杂的替代栅，所述替代栅同时位于所述第一晶体管区和第二晶体管区内；第一干法刻蚀所述第一晶体管区的替代栅，形成第一沟槽，湿法清洗所述第一沟槽；在第一沟槽内填充满金属，形成第一金属栅极；第二干法刻蚀所述第二晶体管区的替代栅，形成第二沟槽，并在第二沟槽内形成第二金属栅极。本发明的方法能干净的去除替代栅，提高金属栅极的功函数。CN 103107074 ACN 103107074 A
权 利 要 求 书
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1.一种金属栅的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区；在所述半导体衬底上形成掺杂的替代栅，所述替代栅同时位于所述第一晶体管区和第二晶体管区内；
第一干法刻蚀所述第一晶体管区的替代栅，形成第一沟槽，湿法清洗所述第一沟槽；在第一沟槽内填充满金属，形成第一金属栅极；第二干法刻蚀所述第二晶体管区的替代栅，形成第二沟槽，并在第二沟槽内形成第二金属栅极。
2.如权利要求1所述的金属栅的形成方法，其特征在于，所述湿法清洗采用的溶液为四甲基氢氧化铵溶液。
3.如权利要求2所述的金属栅的形成方法，其特征在于，所述四甲基氢氧化铵溶液的浓度范围为1％～10％。
4.如权利要求1所述的金属栅的形成方法，其特征在于，所述湿法清洗的时间为5～10秒。
5.如权利要求1所述的金属栅的形成方法，其特征在于，所述掺杂离子为硼离子、磷离子、砷离子、碳离子或氮离子。
6.如权利要求1所述的金属栅的形成方法，其特征在于，所述替代栅材料为多晶硅或无定型硅。
7.如权利要求1所述的金属栅的形成方法，其特征在于，所述第一干法刻蚀采用的气体为溴化氢和氯气。
8.如权利要求1所述的金属栅的形成方法，其特征在于，所述第二干法刻蚀采用的气体为溴化氢。
9.如权利要求1所述的金属栅的形成方法，其特征在于，所述替代栅和半导体衬底之间还形成有栅介质层。
10.如权利要求1所述的金属栅的形成方法，其特征在于，所述半导体衬底上还形成有隔离结构。
11.如权利要求1所述的金属栅的形成方法，其特征在于，所述半导体衬底上还形成有介质层，所述介质层表面与形成有隔离结构与替代栅表面平齐。
12.如权利要求1所述的金属栅的形成方法，其特征在于，所述第一晶体管区为PMOS晶体管区，所述第二晶体管区为NMOS晶体管区。
13.如权利要求1所述的金属栅的形成方法，其特征在于，所述第一晶体管区为NMOS晶体管区，所述第二晶体管区为PMOS晶体管区。
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说 明 书
一种金属栅极的形成方法
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技术领域
[0001]
本发明涉及半导体制作领域，特别涉及一种金属栅极的形成方法。
背景技术
随着半导体器件的特征尺寸越来越小，相应的核心器件所占用面积也相应减小，
导致单位面积的能量密度大幅增高，漏电问题更加凸显，功耗也随之增大。因此在45纳米以下的工艺中，传统的以二氧化硅为材料的栅极介质层的工艺已遇到瓶颈，无法满足半导体器件的工艺要求；为解决上述瓶颈，目前采用高介电常数(高k：k值大于等于10)介质材料作为栅介质层，然后，形成以金属为材料的栅极以减小漏电，使功耗得到很好的控制。[0003] 目前制备金属栅极的工艺主要有两种方法，分别是“先栅极”和“后栅极”。“后栅极”又称为替换栅，使用该工艺时高介电常数栅介质层无需经过高温步骤，所以阈值电压VT偏移很小，芯片的可靠性更高。因此，后栅极工艺得到更广泛的应用。[0004] 公开号为US2002/0064964A1的美国专利文献公开了一种使用“后栅”工艺形成金属栅极的方法，包括：提供半导体衬底，所述半导体衬底上形成有替代栅和位于所述半导体衬底上、且覆盖所述替代栅的层间介质层；以所述替代栅作为停止层，对所述层间介质层进行化学机械研磨工艺(CMP)；除去所述替代栅后形成沟槽；通过PVD方法向所述沟槽内填充金属，以形成金属栅电极层；用化学机械研磨法研磨金属栅电极层至露出层间介质层，形成金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。
[0005] 在目前的静态随机存储器(Static Random Access Memory，SRAM)的存储电路中，一个NMOS晶体管的栅极通常和一个PMOS晶体管的栅极电连接在一起，现有SRAM存储器的制作中，通常将NMOS晶体管和PMOS晶体管的栅极制作在同一栅极结构中，以提高SRAM集成度，降低工艺复杂度。[0006] 参考图1，图1为具有共享的替代栅的SRAM存储器部分结构的俯视结构示意图，包括：半导体衬底(未示出)，所述半导体衬底包括第一区域109和第二区域110，位于第一区域109上的NMOS晶体管80，位于第二区域110上的PMOS晶体管60，所述NMOS晶体管80和PMOS晶体管60具有共享的替代栅112，所述替代栅112同时位于第一区域109和第二区域110内，所述替代栅112的材料为多晶硅；介质层(图中未示出)，所述介质层覆盖半导体衬底与替代栅112表面平齐。由于NMOS晶体管80和PMOS晶体管60的功函数不同，因此NMOS晶体管80的金属栅极和PMOS晶体管60的金属栅极的材料和工艺都有所不同，需要分别形成。即先利用干法刻蚀工艺去除第一区域109的替代栅112，在刻蚀形成的沟槽内形成适用于第一区域109内NMOS晶体管80的金属栅极；然后去除第二区域110的替代栅112，在刻蚀形成的沟槽内形成适用于第二区域110内PMOS晶体管60的金属栅极，上述形成方法在沟槽内会残留有多晶硅，影响后续形成的金属栅极的功函数，影响器件的稳定性。
[0002]
发明内容
3
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说 明 书
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本发明解决的问题是提供一种金属栅极的形成方法，将替代栅的多晶硅去除干
净，提高器件的稳定性。[0008] 为解决上述问题，本发明提供了一种金属栅极的形成方法，包括：[0009] 提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区；[0010] 在所述半导体衬底上形成掺杂的替代栅，所述替代栅同时位于所述第一晶体管区和第二晶体管区内；
[0011] 第一干法刻蚀所述第一晶体管区的替代栅，形成第一沟槽，湿法清洗所述第一沟槽；
[0012] 在第一沟槽内填充满金属，形成第一金属栅极；[0013] 第一干法刻蚀所述第二晶体管区的替代栅，形成第二沟槽，并在第二沟槽内形成第二金属栅极。[0014] 可选的，所述湿法清洗采用的溶液为四甲基氢氧化铵溶液。[0015] 可选的，所述四甲基氢氧化铵溶液的浓度范围为1％～10％。[0016] 可选的，所述湿法清洗的时间为5～10秒。[0017] 可选的，所述掺杂离子为硼离子、磷离子、砷离子、碳离子或氮离子。[0018] 可选的，所述替代栅材料为多晶硅或无定型硅。[0019] 可选的，所述第一干法刻蚀采用的气体为溴化氢和氯气。[0020] 可选的，所述第二干法刻蚀采用的气体为溴化氢。[0021] 可选的，所述替代栅和半导体衬底之间还形成有栅介质层。[0022] 可选的，所述半导体衬底上还形成有隔离结构。可选的，所述半导体衬底上还形成有介质层，所述介质层表面与形成有隔离结构与替代栅表面平齐。[0024] 可选的，所述第一晶体管区为PMOS晶体管区，所述第二晶体管区为NMOS晶体管区。
[0025] 可选的，所述第一晶体管区为NMOS晶体管区，所述第二晶体管区为PMOS晶体管区。
[0026] 与现有技术相比，本发明技术方案具有以下优点：[0027] 第一干法刻蚀第一晶体管区的替代栅，形成第一沟槽后，湿法清洗第一沟槽，可以去除第一沟槽内残余的替代栅材料，后续在第一沟槽形成第一金属栅极，提高第一金属栅极的功函数；[0028] 进一步，在所述半导体衬底上形成的替代栅为掺杂的多晶硅或无定型硅，多晶硅或无定型硅掺杂后会降低湿法刻蚀的速率，在湿法清洗第一晶体管区的第一沟槽时，刻蚀溶对第二晶体管区的替代栅的刻蚀量忽略不计，使得第二晶体管区的替代栅宽度不会减小，保证后续第二晶体管区形成的金属栅极宽度不会减小，满足工艺的要求，提高器件的稳定性；
[0029] 刻蚀溶液采用四甲基氢氧化铵溶液(TMAH)，四甲基氢氧化铵溶液(TMAH)不含有金属离子，刻蚀后不会有金属离子的残留和污染，不会对半导体器件造成损害，并且具有很高的刻蚀选择比。
[0023]
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说 明 书
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附图说明
图1为现有具有共同的替代栅的SRAM存储器部分结构的俯视结构示意图；
[0031] 图2～图4为现有具有共享的替代栅的SRAM存储器的金属栅极形成方法沿图1所示的切割线A-B方向的结构示意图；
[0032] 图5为本发明实施例金属栅极形成方法的流程示意图；
[0033] 图6为本发明实施例具有共享的替代栅的PMOS和NMOS晶体管的俯视结构示意图；
[0034] 图7～图11为本发明实施例金属栅极形成方法沿图6所示的切割线A-B方向的剖面结构示意图。
[0030]
具体实施方式
[0035] 发明人在现有SRAM存储器的制作过程中发现，采用干法刻蚀去除PMOS晶体管和NMOS晶体管共同栅极结构时，工艺条件很难控制，多晶硅会有部分残留在去除PMOS晶体管或NMOS晶体管共同栅极结构后形成的沟槽的侧壁与栅介质层的交界处，具体请参考图2，图2为现有具有共享的替代栅的SRAM存储器的沿图1所示的切割线A-B方向的结构示意图，包括：半导体衬底100，所述半导体衬底100包括第一区域109和第二区域110，位于第一区域109上的NMOS晶体管80，位于第二区域110上的PMOS晶体管60，所述NMOS晶体管80和PMOS晶体管60具有共享的替代栅112，所述替代栅112和半导体衬底100之间还形成有栅介质层106；参考图3，干法刻蚀NMOS第一区域109的替代栅112，形成沟槽104，由于干法刻蚀工艺条件的限制，在沟槽104和栅介质层106的交界处残留有部分多晶硅105，后续在沟槽104内形成图4所示的NMOS晶体管80的金属栅极104a时，由于残留多晶硅存在，影响NMOS晶体管80金属栅极的功函数，影响器件的稳定性。[0036] 发明人进一步研究发现，在干法刻蚀时，通过加大刻蚀气体的流量或增加刻蚀时间等过刻蚀的方法可以去除沟槽104和栅介质层106的交界处残留有部分多晶硅，但是过刻蚀的方法，在去除第一区域109的替代栅112形成沟槽104时，会刻蚀掉第二区域110的替代栅112与沟槽104接触面的部分多晶硅，使得第二区域110的替代栅112的宽度减小，后续在第二区域110形成PMOS晶体管60的金属栅极时，使得PMOS晶体管60金属栅极的宽度减小，影响PMOS晶体管60的金属栅极的功函数。[0037] 为解决上述问题，发明人提出一种金属栅极的制作方法，包括：提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区；在所述半导体衬底上形成掺杂的替代栅，所述替代栅同时位于所述第一晶体管区和第二晶体管区内；第一干法刻蚀所述第一晶体管区的替代栅，形成第一沟槽，湿法清洗所述第一沟槽；在第一沟槽内填充满金属，形成第一金属栅极；第二干法刻蚀所述第二晶体管区的替代栅，形成第二沟槽，并在第二沟槽内形成第二金属栅极。本发明的方法能将替代栅的多晶硅刻蚀干净，提高器件稳定性。[0038] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，下述的示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。[0039] 参考图5，图5为本发明实施例金属栅极形成方法的流程示意图，包括：
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说 明 书
4/7页
步骤S201，提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管
区；
步骤S202，在所述半导体衬底上形成掺杂的替代栅，所述替代栅同时位于所述第
一晶体管区和第二晶体管区内；[0042] 步骤S203，第一干法刻蚀所述第一晶体管区的替代栅，形成第一沟槽，湿法清洗所
[0041]
述第一沟槽；
[0043] 步骤S204，在第一沟槽内填充满金属，形成第一金属栅极；[0044] 步骤S205，第二干法刻蚀所述第二晶体管区的替代栅，形成第二沟槽；[0045] 步骤S206，在第二沟槽内填充满金属，形成第二金属栅极。
[0046] 图6为本发明实施例具有共享的替代栅的PMOS和NMOS晶体管的俯视结构示意图；图7～图11为本发明实施例金属栅极形成方法沿图6所示的切割线A-B方向的剖面结构示意图。
[0047] 一并参考图6和图7，提供半导体衬底300，所述半导体衬底300包括第一晶体管区I和第二晶体管区II，所述第一晶体管区I形成有晶体管50，为PMOS晶体管，所述第二晶体管区II形成有晶体管30，为NMOS晶体管，PMOS晶体管50和NMOS晶体管30具有共享的替代栅305，所述替代栅305一部分位于第一晶体管区I和另一部分位于第二晶体管区II，NMOS晶体管30和PMOS晶体管50还包括位于替代栅305两侧第一晶体管区I和第二晶体管区II内的源漏区310以及第一晶体管区I和第二晶体管区II表面围绕替代栅305的侧墙(图中为示出)。本发明的其他实施例中，所述第一晶体管区I形成的晶体管50为NMOS晶体管，第二晶体管区II形成的晶体管30为PMOS晶体管。[0048] 本实施例中，所述替代栅305为掺杂的多晶硅，形成栅介质层304和掺杂的替代栅305具体过程为：形成覆盖所述半导体衬底300的栅介质薄膜(图中未示出)；采用低压化学气相沉积的方法形成覆盖所述栅介质薄膜的掺杂多晶硅层(图中未示出)，所述低压化学气相沉积采用的源气体中包括有含有待掺杂离子的气体；刻蚀所述掺杂多晶硅层和栅介质层，在第一晶体管区I和第二晶体管区II表面形成栅介质304和位于栅介质层304上的掺杂的替代栅305。
[0049] 相比于形成替代栅305后采用离子注入对替代栅305进行掺杂的方法，本发明实施例采用的方法减少可工艺步骤，节约可成本，并且不会对栅极层304造成损伤，离子注入能量较大，注入的离子易注入到栅介质层304中。
[0050]
所述替代栅305的掺杂离子为硼离子、磷离子、砷离子、碳离子或氮离子中的一种，对替代栅305进行掺杂的目的在于，后续干法刻蚀第一晶体管区I的替代栅305形成第一沟槽后，需要对第一沟槽进行湿法清洗，以去除第一沟槽内残余的多晶硅，若替代栅305没有掺杂离子，由于湿法清洗各向同性的特点，第二晶体管区II的替代栅305与第一沟槽交界面的多晶硅也有部分被刻蚀掉，使得第二晶体管区的II替代栅305的宽度减小，后续形成的金属栅极的宽度也会减小，影响器件的稳定性，而对替代栅305进行掺杂后，湿法清洗溶液对掺杂的多晶硅的刻蚀速率降低，当湿法清洗第一晶体管区I的第一沟槽内残余多晶硅时，湿法清洗时间很短，第二晶体管区II的替代栅305与第一沟槽交界面的多晶硅的刻蚀量忽略不计，使得第二晶体管区II的替代栅305的宽度不会减小，后续形成的金属栅宽度也不会减小，既能去除残余的多晶硅，又不会对器件的稳定性产生影响，满足工艺的要
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说 明 书
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求。
在本发明的其他实施例中，所述替代栅305为掺杂的无定型硅，在刻蚀替代栅305
时也能达到上述效果，在此不做赘述。
[0052] 所述替代栅305和半导体衬底300之间还形成有栅介质层304。[0053] 所述栅介质层304为高介电常数材料，具体可以为HfO2、TiO2、HfZrO、Ta2O3、ZrO2、ZrSiO2的一种或其组合，所述栅介质层304可由原子沉积法(ALD)或其他工艺形成。[0054] 所述半导体衬底300上还形成有介质层303，形成所述介质层303的方法为：采用化学气相沉积法在半导体衬底300上形成介质薄膜(图中未示出)，所述介质薄膜覆盖替代栅305；采用化学机械研磨的方法平坦化所述介质薄膜至露出替代栅305顶部，形成与替代栅305顶部平齐的介质层303。所述介质层303的材料为二氧化硅或氮化硅。[0055] 所述半导体衬底300内还形成有隔离结构302，用于晶体管之间的隔离，在具体的实施例中，所述隔离结构302为浅沟道隔离(STI)。[0056] 参考图8，第一干法刻蚀所述第一晶体管区I的替代栅305，形成第一沟槽306，湿法清洗所述第一沟槽306，具体的工艺步骤为：形成覆盖所述介质层303和替代栅305表面的掩膜层(图中未示出)，图形化所述掩膜层，露出需刻蚀的第一晶体管区I的替代栅305的表面；采用第一干法刻蚀第一晶体管区I的替代栅305，形成第一沟槽306；湿法清洗所述第一沟槽306，去除第一沟槽306内残余的多晶硅；去除所述掩膜层。[0057] 所述第一干法刻蚀为等离子体刻蚀，等离子体刻蚀采用的气体为溴化氢(HBr)和氯气(Cl2)，第一干法刻蚀第一晶体管区I的替代栅305时，分为主刻蚀和过刻蚀两个阶段，主刻蚀是去除主要的多晶硅，过刻蚀是去除剩余的多晶硅，在过刻蚀阶段，过刻蚀的量不能太大，过刻蚀的量一般通过刻蚀气体流量和刻蚀时间确定，过刻蚀的量太大的话会使第二晶体管区II的替代栅305与第一沟槽306的交界面呈现弧形，使得后续刻蚀第二晶体管区II的替代栅305形成第二金属栅极，第二金属栅极的宽度减小，影响第二金属栅极的功函数，为了保证第二晶体管区II的替代栅305与第一沟槽306的交界面不会呈现弧形，过刻蚀阶段，过刻蚀的量会减小，因此在第一干法刻蚀第一晶体管区I的替代栅305后，在第一沟槽306的侧壁和栅介质层304交界处残留有少量多晶硅，后续形成第一金属栅极时，由于多晶硅的存在，影响第一金属栅极的功函数，影响器件的稳定性。[0058] 在形成第一沟槽306后，采用湿法清洗所述第一沟槽306，去除第一沟槽306侧壁和栅介质层304交界处残留的多晶硅，残留多晶硅的厚度很薄或体积很小，湿法清洗的时间为5～10S，湿法刻蚀的时间较短，清洗第一沟槽306时，第二晶体管区II的替代栅305与第一沟槽交界面的多晶硅的刻蚀量忽略不计，使得第二晶体管区II的替代栅305的宽度不会减小，后续形成的金属栅宽度也不会减小，既能去除残余的多晶硅，又不会对器件的稳定性产生影响，满足工艺的要求。
[0059] 所述湿法清洗采用的溶液为四甲基氢氧化铵溶液(TMAH)，四甲基氢氧化铵溶液(TMAH)不含有金属离子，刻蚀后不会有金属离子的残留和污染，不会对半导体器件造成损害，并且具有很高的刻蚀选择比，所述四甲基氢氧化铵溶液，浓度为1％～10％，由于第一沟槽残余的多晶硅很少，四甲基氢氧化铵溶液浓度不要太高，避免对第二晶体管区II的替代栅305的影响，浓度太低，刻蚀速率降低，加大了湿法清洗时间，增加了制作成本。[0060] 参考图8和9，在第一沟槽306内填充满金属，在第一晶体管区I形成第一金属栅
[0051]
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说 明 书
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极306a，所述第一金属栅极306a为PMOS晶体管50的金属栅极，具体的工艺步骤为：在介质层303上形成金属层，所述金属层填充满第一沟槽306；化学机械研磨所述金属层，以介质层303为停止层，在第一晶体管区I形成第一金属栅极306a。[0061] 所述第一金属栅极306a的材料为铝、铜、镍、铬、钛、钛钨、钽和镍铂中的一种或其组合。
[0062] 在本发明的其他实施例中，在第一沟槽306内填充金属之前，所述第一沟槽306的底部和侧壁形成有功函数金属层，所述功函数金属层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN其中一种或几种。所述功函数金属层还能作为扩散阻挡层。[0063] 一并参考图9和图10，第二干法刻蚀所述第二晶体管区II的替代栅305，形成第二沟槽307，具体工艺步骤为：形成覆盖所述介质层303、第一金属栅极306a和第二晶体管区II的替代栅305表面的掩膜层(图中未示出)，图形化所述掩膜层，露出第二晶体管区II的替代栅305表面；采用第二干法刻蚀第二晶体管区II的替代栅305，形成第二沟槽307，采用湿法刻蚀的方法，清洗所述第二沟槽307；去除所述掩膜层。[0064] 所述第二干法刻蚀为等离子体刻蚀，等离子体刻蚀采用的气体为溴化氢(HBr)气体，第二干法刻蚀不能采用含有氯离子的其他，防止刻蚀过程中对第一金属栅极306a的腐蚀。
[0065] 第二干法刻蚀第二晶体管区II的替代栅305时，分为主刻蚀和过刻蚀阶段，由于形成的第二沟槽307一侧的侧壁为第一金属栅极306a，过刻蚀阶段不用考虑干法刻蚀对第一金属栅极306a的影响，相比与第一干法刻蚀，过刻蚀的量较大，在第二沟槽307内不会形成多晶硅的残留，无需采用四甲基氢氧化铵溶液(TMAH)湿法清洗第二沟槽307，节省了工艺步骤，节约成本。
[0066] 一并参考图10和图11，在第二沟槽307内填充满金属，在第二晶体管区II形成第二金属栅极307a，所述第二金属栅极307a为NMOS晶体管30的金属栅极，具体的工艺步骤为：在介质层303上形成金属层，所述金属层填充满第二沟槽307；化学机械研磨所述金属层，以介质层303为停止层，在第二晶体管区II形成第二金属栅极307a。[0067] 所述第二金属栅极307a的材料为铝、铜、镍、铬、钛、钛钨、钽和镍铂中的一种或其组合，具体根据工艺要求选择不同的功函数金属。[0068] 在本发明的其他实施例中，在第一沟槽307内填充金属之前，所述第一沟槽307的底部和侧壁形成有功函数金属层，所述功函数金属层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN其中一种或几种。所述功函数金属层还能作为扩散阻挡层。[0069] 综上，本发明实施例提供的金属栅极的形成方法，第一干法刻蚀第一晶体管区的替代栅，形成第一沟槽后，湿法清洗第一沟槽，可以去除第一沟槽内残余的替代栅材料，后续在第一沟槽形成第一金属栅极，提高第一金属栅极的功函数，提高器件的稳定性；[0070] 进一步，在所述半导体衬底上形成的替代栅为掺杂的多晶硅或无定型硅，多晶硅或无定型硅掺杂后会降低湿法刻蚀的速率，在湿法清洗第一晶体管区的第一沟槽时，刻蚀溶对第二晶体管区的替代栅的刻蚀量忽略不计，使得第二晶体管区的替代栅宽度不会减小，保证后续第二晶体管区形成的金属栅极宽度不会减小，满足工艺的要求，提高器件的稳定性；
[0071] 刻蚀溶液采用四甲基氢氧化铵溶液(TMAH)，四甲基氢氧化铵溶液(TMAH)不含有
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金属离子，刻蚀后不会有金属离子的残留和污染，不会对半导体器件造成损害，并且具有很高的刻蚀选择比。
[0072] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
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说 明 书 附 图
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说 明 书 附 图
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图4
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说 明 书 附 图
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