2014数字逻辑复习题

1．组合逻辑电路通常由（ A ）构成。

A．门电路； B．触发器； C．计数器；D．寄存器。 2．十进制数9的8421BCD码是（ D）。

A．1011； B．1010； C．1100； D．1001。 3．逻辑函数的表示方法中具有唯一性的是（ A ）。

A.真值表； B.逻辑表达式； C.逻辑图； D.VHDL语言。

4．变量ABCDE取值为10011时，某最小项的值为1，则此最小项是（ C ）。

A.ABCDE； B. ABCDE； C. ABCDE； D. ABCDE。 5．下面器件中，（ C ）是易失性存储器。

A. FLASH； B.EPROM； C.DRAM； D.PROM。

6．一个四位二进制减法计数器的起始值为1001，经过100个时钟脉冲后的值是（ D A． 1100； B．0100； C．1101； D．0101。 7．能实现从多个输入端中选出一路作为输出的电路称为（ C ）。

A.触发器； B.计数器； C.数据选择器； D.译码器。 8．下面器件中，（ B ）是非易失性存储器。

A. RAM； B.EEPROM； C.DRAM； D.SRAM。 9．下列电路中，不属于组合逻辑电路的是（ D ）。

A．编码器； B．译码器； C．数据选择器； D．计数器。 10．十进制数1997的十六进制数是（ A ）。

A. 7CDH； B. 8CEH； C.9ABH； D.747H。 11．实现一个十进制的可逆计数器，至少需要（ 4 ）个触发器。

A.3； B. 4； C. 5； D.6。 12．十六路数据选择器的地址输入端有（ 4 ）个。

A.16个； B.2个； C.4个； D.8个。 13．32K×8位SRAM芯片，地址线和数据线分别为（ C ）条

A．32和8； B．16和8； C．15和8； D．14和8。 14．某RAM的地址线为11位， 数据线为8位，则存储容量为（ 2 ）KB。

A.16； B. 8； C. 4； D. 2 15．JK触发器在CP脉冲作用下，欲使Q

n+1

=———

Qn，则输入信号应为（ C ）。

。 ）

A．JK0； B．JQ，KQ； C．JQ，KQ； D．JQ，K0。 16．八进制数(573.7)8的十六进制数是（ D ）。

A.(17C.7)16； B.( 17C.E)16； C.(17B.7)16； D.(17B.E)16。 17．用2K×8的SRAM芯片，构成4K×32的存储器时，需要（ B ）片。

A. 4； B. 8； C. 16 ； D. 32。

18．用n个触发器构成的计数器，可得到的最大计数模为（ C ）。

A.n； B.2*n； C.2n ； D. 2n+1 。

19．用四选一数据选择器实现函数Y=AB+AB，应使（ A ）。

A.D0=D2=0，D1=D3=1； B. D0=D2=1，D1=D3=0； C.D0=D1=0，D2=D3=1； D. D0=D1=1，D2=D3=0。 20下列门电路中，功耗最小的是（ B ）。

A.NMOS； B.CMOS； C.TTL； D.ECL。

—

二、判断题

1．余3码属于有权码。（×） 2．格雷码属于有权码。（×）

3．一个四输入与非门，使其输出为0的输入变量取值组合有1种。（√） 4．一个四输入或非门，使其输出为1的输入变量取值组合有1种。（√） 5．异步时序电路没有统一的时钟脉冲控制。（√） 6．同步时序电路没有统一的时钟脉冲控制。（×） 7．最小项ABCD的相邻最小项共有16个。（×）

8．EPROM芯片每次读出后，存储器内容会发生变化。（×） 9．组合逻辑电路由计数器组合而成的电路。（×） 10．全加器属于时序电路。（×）

11．DRAM芯片每次读出后，存储器内容不会发生变化。（√） 12．停电重新上电后，EEPROM存储器内容会发生变化。（× ） 13．CMOS 逻辑门电路可以直连TTL负载（√）

14．TTL 逻辑门电路不可以直连74HC系列的CMOS负载 （√）

15．TTL 逻辑门电路可以直连74HCT 系列的CMOS负载（√） 16．普通门电路的输出端不能直接相连。（√） 17．OD门的输出端可以直接相连。（√） 19．三态门的输出端可以直接相连。（√） 20．与门多余端应接电源。（√） 21．或门多余端应接地。（√）

三、填空题

1．电子技术的发展主要经历了电子管、晶体三极管、集成电路、大规模和超大集成电路4个阶段

2．按照芯片的集成度不同，集成电路可分为：小规模（SSI）、中规模（MSI）、大规模（LSI）、超大规模（VLSI）和甚大规模（ULSI）

3．采用5V电源的CMOS器件的高电平范围为 3.5 ~ -5V，低电平范围为： 0 ~ 1.5 V。 4．采用5V电源的TTL器件的高电平范围为 2 ~ 5 V，低电平范围为： 0 ~ 0.8 V。 5．串行通信中每秒传送的数据位数称为 数据率（或波特率）。

6．逻辑代数中有三条基本的规则，分别是：代入规则、反演规则和对偶规则 7．使用代数法化简逻辑函数时，常采用 并项法（利用A +A=1）、吸收法（A+AB=A）、消去法（A+AB = A+B）和配项法（A = A(B+B) ）等。 8．n个逻辑变量的函数总共有2n 个最小项。

9．任何逻辑函数都等于卡诺图中为 1 的方格所对应的最小项之和。

10．按工艺技术不同，目前常用的数字集成电路可分为三种，分别为CMOS、TTL和ECL 11．与TTL相比，CMOS集成电路主要优点有：功耗低、工作电压范围宽、抗干扰能力强、集成度高、成本低等。

12． CMOS电路目前是占主导地位的逻辑器件

13． ECL电路的特点是：工作速度极高、功耗也比较高，不适合用在大规模集成电路中。

14．集成电路有四个电压参数，分别为：输入低电平VIL、输入高电平VIH、输出低电平

—

—

—

VOL 和输出高电平VOH 15．通常将最大干扰信号的幅度称为噪声容限。

16．高电平噪声容限定义为：VNH = VOH --VIH，低电平噪声容限定义为：VNL = VIL - VOL。

17．集成电路的功耗分为：静态功耗 和 动态功耗

18．CMOS电路的动态功耗正比于转换频率 和 电源电压的平方。 19．门电路的扇入数是指的是 输入端的个数

20．门电路的扇出数指的是：在正常工作情况下，所能带同类门电路的最大数目。 21．集成电路的4个电流参数分别是：高电平输入电流 IIH、低电平输入电流IIL、高电平输出电流 IOH和低电平输出电流IOL。 22．使用漏极开路门时需要外接 上拉电阻

23．逻辑函数可以有多种表示方式，如真值表、逻辑表达式、逻辑图、波形图和卡诺图等。

24．逻辑函数的化简有代数化简法 和 卡诺图化简法。

25．OD门的功能主要有：实现“线与”、驱动发光二极管 和 实现电平转换。 26．传输门（TG）又称为模拟开关，它既可以传输模拟信号，又可以传输数字信号。 27．当传输门的 C端接 高电平、C端接 低电平 时，传输门相当于开关断开。 28．当传输门的 C 端接 低电平、C端接 高电平 时，传输门相当于开关闭合。 29．BICMOS电路具有输入阻抗高 、 输出驱动能力强等优点。

30．各种门电路之间相接口时，扇出数要满足：灌电流时，IOL ≥ IIL (total)；拉电流时，IOH ≥ IIH (total) 。

31．各种门电路之间相接口时，逻辑电平要满足：VOH ≥ VIH、VOL ≤ VIL 。 32．按照电路结构和工作原理不同，数字部件可分为 组合逻辑电路 和 时序逻辑电路。 33．用一个二进制代码表示特定含义的信息称为 编码。

34．将有特定含义的二制制码转换成对应的输出信号的过程称为 译码。 35．按功能的不同，译码器可分为：唯一地址译码器 和 代码译码器。 36．唯一地址译码有n 个输入时，有2n 个输出。

37．将公共数据线上的数据根据需要送到不同的通道上称为数据分配。 38．根据需要将多路数据中的某一种送到公共数据线上称为数据选择

——

39．完成两个1位二进制数相加的电路称为半加器。

40 SRAM 芯片6264有13条地址线和 8条数据线，则它的容量为 8K×8=8KB；

42．锁存器是对电平敏感的器件，而触发器为对上升沿或下降沿敏感的器件 43．触发器的逻辑功能可用特性方程、特性表、状态图和时序图来描述。 44．1个触发器可存储1位二进制信息，存储n位二进制信息需要n个触发器。 46．计数器的容量也称为 模 ，一个计数器的状态数等于其 模 数。

47．按功能不同，存储器可分为：随机存取存储器（RAM）、只读存储器（ROM）和 非易失性存储器（NVRAM ）

48．断电后RAM 中的信息会丢失。

49．随机存取存储器（RAM）可分为：静态RAM（SRAM）和 动态RAM（DRAM）。 50．存储容量是指存储器能够存放的二进制数的位数。

51．某并行接口的存储器芯片有M条地址线和N条数据线，则它的存储容量为：2M * N 52．单稳态触发器一般用于 定时、延时 和 噪声消除等。

54．最常见的触发器可分为D触发器、JK触发器、T触发器 和 T’触发器。 55．组合逻辑电路研究的重点是输出与输入信号之间的关系； 56．时序逻辑电路研究的重点是电路状态的转换。 57．组合逻辑电路的输出仅与输入信号有关；

58．时序电路的输出变化不仅与输入信号有关，而且也与电路的当前状态有关。 59．按照时钟信号连接方式的不同，时序逻辑电路可分为 同步时序逻辑电路 和 异步时序逻辑电路

60．如果电路中所有触发器的CP端都并连在一起，则称为：同步时序逻辑电路。 61．如果电路中所有触发器的CP端没有并连在一起，则称为：异步时序逻辑电路。 62．时序逻辑电路的功能可用四种方法来表示：分别是： 逻辑方程组、 状态表、 状态图 和 时序图；

63．CMOS三态门的输出有3种状态，分别是高电平、低电平和高阻状态。

64．常用的中规模组合逻辑器件有：编码器、译码器、数据选择器、数据分配器、加法器和数据比较器等。

65．触发器是构成时序逻辑电路的基本单元，其特点是具有记忆功能，可以保存1位二值信息。

66．施密特触发器常用于波形变换、脉冲整形和鉴幅。

67．多谐振荡器是一种自激脉冲振荡电路，通常用作脉冲信号源。 68．10100101是八位的二进制补码，其十进制真值是 -91 。 69．十进制数121的八位反码是01111001。

70．字符‘C’的ASCII码是 43 H。字符’0’的ASCII码为 30 H

71．十进制数 -90的8位补码为 A6 H ，十进制数80的8位补码为 50 H

四．综合题（60） 1．用卡诺图化简下列各式

（1）ABCDABCDABADABC

解：先将函数化为用最小项表示的与或表达式，画出卡诺图（或根据表达式直接填写卡诺图），再用卡诺图化简。在画卡诺图的包围圈时，包围圈要尽可能覆盖填1的最小项，且包围圈的数目要尽可能少，这样可得最简与或表达式。

ABCDABCDABADABC

ABCDABCDAB(CC)(DD)AD(BB)(CC)ABC(DD)

ABCDABCDABCDABCDABCDABCDABCD

= Σ m (11，13，10，9，8，14，12 ) 由逻辑表达式作卡诺图：

由卡诺图得最简逻辑表达式L =AC+AD+AB （2）L(A,B,C,D)ABACDCBCDBC

AB AC

L CD AB

AD

B

（3）L(A,B,C,D)m(0,1,2,5,6,8,9,10,13,14)

（4）L(A,B,C,D)m(0,2,4,6,9,13)d(1,3,5,7,11,15)

CD 00 AB 00 01 11 10 1 1 0 0 L 01 × × 1 1 11 × × × × 10 1 1 0 0 D A

L= A + D

2．画出函数的逻辑电路图

（1）画出实现下列函数的逻辑电路图，分别使用二输入端“与非门”和两输入端“或非门”实现。

1）逻辑表达式为：L(A,B,C,D)ABCD 2）逻辑表达式为：L(A,B,C)ABC 3）逻辑表达式为：L(A,B,C,D)ABBC （1）

设逻辑表达式为：L（A，B，E，F）= AB+EF，限使用二输入或非门实现。

LABEFABEFABEFABEF

A ≥1 ≥1 B ≥1 ≥1 E ≥1 ≥1 F ≥1 ≥1 L

(3)

LABBCABBCABBCABBC

A ≥1 ≥1 B ≥1 ≥1 C ≥1 ≥1 ≥1 L

3．组合逻辑电路功能分析

（1）由传输门组成的电路如下图所示，试列出其真值表，说明该电路的逻辑功能。

解：当CS = 1时，4个传输门均为断开状态，输出处于高阻状态。 当CS = 0时，4个传输门的工作状态由A和B决定

CS 1 0 0 0 0 A x 0 0 1 1 B x 0 1 0 1 真值表 TG1 截止 导通 导通 截止 截止 TG2 截止 导通 截止 导通 截止 TG3 截止 截止 截止 导通 导通 TG4 截止 截止 导通 截止 导通 L 高阻 1 0 0 0 （0） TG3 TG4 A

B TG1 1 CS

VDD（1）

TG2 L

根据真值表可得： LABAB。

该电路实现三态输出的2输入或非逻辑功能。

（2）试分析下图所示传输门构成的电路，写出其逻辑表达式，说明它是什么逻辑电路。

解：输入信号A作为传输门的控制信号，输入信号B通过传输门与输出L相连。 当A = 0时，传输门TG1导通，TG2断开，L = B；当A = 1时，传输门TG1断开，TG2导通，L = B；其真值表为：

1 TG2 1 L

A B TG1

该电路实现异或功能，L = AB。

（3）逻辑电路如下图所示，试分析其逻辑功能。

B 1 ≥1 L3

A 1 ≥1 ≥1 L1 L2

解：根据组合逻辑电路的分析步骤。 （1）由逻辑电路写出逻辑表达式：

L2 = ABAB=（A+ B）·（A +B）= AB +AB L3 = AB=AB L1 = AB=AB

（2）列出真值表：

由真值表可知，当A＞B，L1 = 1，L2 = L3 = 0；当A＜B，L3 = 1，L1 = L2 = 0；当A = B，L2 =1，L1 = L3 = 0。该逻辑电路为1位数值比较器。 4．组合逻辑电路设计

（1）设ABC为某保密锁的三个按键，当A单独闭合时，既不开锁也不报警；当A、B、C或A、B或A、C分别同时闭合时，锁被打开；其它有键闭合的情况将发出报警信号。试用与非门设计该保密锁的逻辑电路。

（2）试用个3输入

2输入与非门设计一的组逻辑电路，当输

入的二进制码小于3时，输出为0；输入大于等于3时，输出为1。

（1）设输入变量为：A、B、C，输出变量为L，则根据题意可列出真值表如下：

根据题意列真值表 A 0 0 0 0 1 B 0 0 1 1 0 C 0 1 0 1 0 L 0 0 0 1 1 1 1 A 1 1 1 BC L BC A 0 00 0 01 0 11 1 10 0 （2）根据真值表可画出函数的卡诺图为：

1 1 1 0 1 1 1 0 1 1 1 1

（3）由卡诺图可得函数的表达式为：

LABCABCABC

（4）由逻辑表达式可画出逻辑电路图如下：

A & & L

B C & （3）某热水器如下图所示：图中虚线表示水位，A、B、C电极被水浸没时，有信号输出。水面在A、B间时，为正常工作状态，绿灯G亮；水面在B、C间或高于A时为异常状态，黄灯Y亮；水面低于C时，为危险状态，红灯R亮。试用与非门设计实现该逻辑功能的电路。

真值表

A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 R 1 0 × 0 × × × 0 Y 0 1 × 0 × × × 1 G 0 0 × 1 × × × 0 B C A

（2）根据真值表可画出函数的卡诺图为： R BC

Y BC 00 01 11 10 00 A A

0 × 0 1 0

0 0

× 0 × 1 × 1 ×

RC Y

01 1 ×

11 0 1

G BC

10 × ×

A 0 1

00 0 ×

01 0 ×

11 1 0

10 × ×

ABCGAB（3）将表达式变为“与非 — 与非”表达式。

RCYABCABCABCA & & & G GABABB & & & Y （4）画出逻辑电路图

5．画触发器的波形图 （1）画D触发器的波形图

C & R D触发器逻辑符号及时钟信号CP（/CP）和D的波形图如下图所示。分别画出Q0和Q1端波形。设触发器的初始状态为00。

（2）画D触发器的输出端Q1和Q2端的波形

CP X D C RD RD1 Q1 Q1 D C Q2 Q2 D 1D

Q0 Q0

D 1D

Q1 Q1

CP >C1

CP >CCP(CP) D Q0 Q1

（3）设下降沿触发的JK触发器初始状态为0，CP、J、K如下图所示，试画出触发器Q端的输出波形。

（4）试画出下降沿触发的J、K触发器输出端Q的波形图

J CP J K

Q

CP K Q

6．时序逻辑电路的分析

（1）分析下列时序逻辑电路的功能。（要求：写出电路的输出方程和状态方程，列出电路的状态转换表，画出状态转换图，并指出电路的逻辑功能）

C FF0 Q D0 D Q Q0 Q0 =1 D1 D C FF1 Q Q Q1 Q1 & F

CP （1）写驱动方程

D0Q0 D1Q1Q0

（2）将驱动方程代入特性方程，得到状态方程组，并写输出方程组

状态方程组：

n1Q0D0Q0

nQ1n1D1Q1nQ0 = Q1n⊙Q0n

nn输出方程组：FQ1Q0

（3）列出状态转换表

状态转换表 tn Q1 0 Q0 0 tn+1 Q1 1 Q0 1 tn F 0 (4) 画出状态转换图 Q1Q0 /F 00 /1 01 /0 /0 11 /0 10 0 1 1

1 0 1 0 0 1 0 1 0 1 0 0 (5) 分析电路的逻辑功能：

这是一个4进制减法计数器

（2）分析下列时序逻辑电路的功能。（要求：写出电路的输出方程和状态方程，列出电路的状态转换表，画出状态转换图，并指出电路的逻辑功能）

解：（1）根据题意可列出三个方程组如下： ① 输出方程组：Z=Q1Q0

② 激励（驱动）方程组：J0=K0=1 ， J1=K1=A⊕Q0 ③ 状态方程组：

n1nnn Q0J0Q0K0Q0Q0A =1 & 1 1J C1 1K FF0 CP Q0 Q0 1J C1 1K FF1 Q1 Q1 Z

nQ1n1J1Q1nK1Q1n(AQ0)Q1n

（2）根据状态方程组列出状态表

状态转换表

tn A 0 0 0 0 Q1 0 0 1 1 Q0 0 1 0 1 Q1 0 1 1 0 tn+1 Q0 1 0 1 0 tn Z 0 0 0 1

状态表

1 1 1 Z 1 0 0 1 1 0 1 0 1 1 0 0 1 1 0 1 0 0 0 0 1 Q1nQ0n Q1n1Q0n1 A=0 A=1 11 00 01 10 00 01 10 11

(3) 画出状态图

01 10 11 00 0 0 0 1 0 Q1Q0/Z A 00/0 1 0 1 1 11/1 0

10/0 1 0 01/0 状态图如右图所示。

（4）逻辑功能分析。由状态图可知，电路的功能

为可逆二进制计数器，A为控制信号，当A=0时，进行加1计数，4个状态依次为00-01-10-11,每经过4个脉冲电路的状态循环一次；A=1时进行减1计数，4个状态依次为11-10-01-00，输出信号Z在Q1Q0为11时输出为1，其下降沿可作为加法计数时的进位操作信号，而其上升沿可作为借位信号操作。

（3）分析下列时序逻辑电路的功能。（要求：写出电路的输出方程和状态方程，列出电路的状态转换表，画出状态转换图，并指出电路的逻辑功能） （计算机科学与技术专业例6.2.1，软件工程专业例5.2.2）

解：

（1）根据题意可列出三个方程组如下： ① 输出方程组：Y=AQ1Q0

② 激励（驱动）方程组：T0=A ， T1=AQ0 ③ 状态方程组：

n1nnQ0T0Q0AQ0

A

T0 1T C1 Y Q0 Q0 & Y

G2 FF0 & G1 CP FF1 T1 1T C1 Q1 Q1 状态转换表

tn A 0 0 0 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 Q1 0 0 1 1 0 1 1 0 tn+1 Q0 0 1 0 1 1 0 1 0 tn Y 0 0 0 0 0 0 0 1 Q1n1T1Q1n(AQ0n)Q1n

（2）根据状态方程组列出状态表

状态表

Q1nQ0n Q1n1Q0n1/Y A=0 A=1 01/0 10/0 11/0 00/1 0 1 1 1 1 00 01 10 11

00/0 01/0 10/0 11/0 (3) 画出状态图 状态图如右图所示。

（4）逻辑功能分析。由状态图可知，电路的功能为四进制加法计数器，A为控制信号，当A=0时，停止计数，A=1时进行计数。输出信号Y的下降沿可作为进位操作信号。

7．计数器的设计

（1）分别用清零法和置数法设计一个六进制计数器，在图中画出相应的连线，并画出状态转换图。

CET CEP CP >CP CR D0 D1 D2 D3 74HCT161 Q0 Q1 Q2 Q3 TC PE CET CEP CP >CP CR D0 D1 D2 D3 74HCT161 Q0 Q1 Q2 Q3 TC PE Q1Q0 A/Y 0/0 00 1/1 11 0/0 1/0 1/0 01 1/0 10 0/0 0/0

反馈清零法电路图

反馈置数法电路图

&&（2）分别用清零法和置数法设计一个九进制计数器，在图中画出相应的连线，并画出状态转换图。

1 CP

清零法电路图

清零法的状态转换图为：

Q3Q2Q1Q0 10011000 0111 0110 0101 0000 0001 0010 0011 0100

置数法电路图

&CET CEP >CP CR D0 D1 D2 D3 74HCT161 Q0 Q1 Q2 Q3 TC PE 1

1

0 1 CP CET CEP >CP CR D0 D1 D2 D3 74HCT161 Q0 Q1 Q2 Q3 TC PE &

置数法的状态转换图为：

0000 Q3Q2Q1Q0 1000 0001 0010 0011 0100

0111 0110 0101

(3) 试分析下图所示电路，画出它的状态图，说明它是几进制计数器。 111

CR D0 D1 D2 D3 1CET TC 1 CEP 74HCT161 PE CP >CP QQQQ 0312

解：该电路是由74HCT161用“反馈置数法”构成的计数器。设电路的初态为并行置入的数据D3D2D1D0 = 0101，在第10个计数脉冲作用后，Q3Q2Q1Q0= 1111，使进位信号TC = 1，并使置数使能端由1变成0，因此，在第11个计数脉冲作用后，数据输入端D3D2D1D0= 0101的状态才被置入计数器，使Q3Q2Q1Q0= 0101，为新的计数周期做好准备。电路的状态图如下图所示，它有11个状态，是一个十一进制计数器。

Q3Q2Q1Q0

0101 0110 0111 1000

1001 1111 1110 1101 1100 1011 1010

（4）用74LS161、逻辑门电路等设计一个二十四进制计数器，在图中画出相应的连线，并画出状态转换图。

（5）用74LS161、逻辑门电路等设计一个六十进制计数器，在图中画出相应的连线，

并画出状态转换图。