前⾔：
FPGA的分频程序⽹上⼀堆，最近有个需求需要倍频，决定研究下。⽹上看了⼀堆的资料，实现倍频两种思路：1.PLL(锁相环) 资料也是不少的2.⾃⼰利⽤门延时来构建先看看第⼀种：
这种直接利⽤IP核产⽣的最⼤时钟为350Mhz，时钟不⾼，幸运的是，可以输出⼏路，想到之前编码器接⼝，利⽤编码器接⼝的编程思路，倍频到700Mhz，实验效果不好，原因有⼆：
1.PLL出来的时钟不是50%的脉宽
2.⼿⾥没有⾼频的逻辑分析仪以及⽰波器，没法验证。
3.IP核实现的相位移动是90*n（n=0,1,2,3），实现45°的相移就好了。
2.利⽤逻辑门的延时构建倍频电路这⾥参考了
https://m.baidu.com/from=844b/bd_page_type=1/ssid=0/uid=0/pu=usm@0,sz@224_220,ta@iphone____/baiduid=AF77C53EFE206AEB2538D4E1B5E1C9A7/w=0_10_/t=iphone/l=3/tc?
ref=www_iphone&lid=15775647204898414606&order=1&fm=alop&tj=www_normal_1_0_10_title&vit=osres&m=8&srd=1&cltj=cloud_title&asres=1&title=9.菜鸟初⼊FPGA之任意等分频和倍频-Augus-电⼦技术...&dict=32&wd=&eqid=daee5b8cc5daa00010000001
5add89e5&w_qd=IlPT2AEptyoA_yiT0CSAngDZRkUm&tcplug=1&sec=29263&di=1403a3ebac9f9b65&bdenc=1&nsrc=IlPT2AEptyoA_yixCFOxXnANedT62v3IJBaOMmBX_j35nEyybrrgHtkfEFXuRXyDEICb9n00sqcIwXSb07Yn7xR1&clk_info={\"srcid\":1599,\"tplname\":\"www_normal\em2\
建⽴⼯程，开始综合前仿真，结果如下：
实验效果没啥问题，毕竟这枚考虑逻辑门的延时，试试综合后仿真：
x:代表给定了逻辑，但是逻辑飘忽不定，不知道是什么状态。因为之前仿真遇到过其他的⼀种未知态，那是因为未给初始态，不知怎么变化，试试布局布线后仿真：
结果，没啥变化，⼀⾸凉凉！
回头⼜去看了看，参考连接的结果，如图：
⼈家跑的杠杆的，⾃⼰的就是跑不动，不明觉历，看看⽂件差异吧，因为仿真时利⽤软件⾃⼰建⽴的TestBench，会是这个差异问题，不管，先试试，直接⽤参考连接的仿真脚本⽂件。截图为证，找差异，实验效果图：
结果⼀样的，估计是仿真平台设置不⼀样吧，时序约束差异，倍频仿真是没验证到，后⾯上硬件吧2018年4⽉23⽇ ⼩草
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